差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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stepmxo2-lab1 [2021/09/09 17:10] gongyusu |
stepmxo2-lab1 [2021/09/09 17:21] (当前版本) gongyusu |
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| 行 20: | 行 20: | ||
| {{:halfadder.png?480|}}\\ | {{:halfadder.png?480|}}\\ | ||
| - | ### 5. Verilog HDL建模描述 | + | ### 5. CircuitJS中验证 |
| + | {{:halfadd.mp4|}} | ||
| + | |||
| + | ### 6. Verilog HDL建模描述 | ||
| 程序清单halfadder.v\\ | 程序清单halfadder.v\\ | ||
| <code verilog> | <code verilog> | ||
| 行 37: | 行 40: | ||
| | | ||
| </code> | </code> | ||
| - | | + | |
| - | ### 6. 实验流程 | + | ### 7. 实验流程 |
| - 打开Lattice Diamond，建立工程。 | - 打开Lattice Diamond，建立工程。 | ||
| - 新建Verilog HDL设计文件，并键入设计代码。 | - 新建Verilog HDL设计文件，并键入设计代码。 | ||