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stepmxo2-lab1 [2021/02/26 10:39]
zhijun [实验原理] 		stepmxo2-lab1 [2021/09/09 17:21] (当前版本)
gongyusu
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-=====实验目的=====+## 一位半加器 
 + 
 +### 1. 实验目的
   * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；   * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
   * （2）通过实验理解基本门电路；   * （2）通过实验理解基本门电路；
   * （3）掌握用Verilog HDL数据流方式描述电路的方法。   * （3）掌握用Verilog HDL数据流方式描述电路的方法。
-=====实验任务=====+ 
 +### 2. 实验任务
 设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。 设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。
-=====实验原理=====+ 
 +### 3. 实验原理
 加法器是逻辑运算电路中最基础的组成单元。将如果不考虑有来自低位的进位, ​ 将两个二进制数相加, ​ 称为半加, ​ 实现半加的电路叫做半加器。1位半加器每次对两个1位的二级制数进行相加。按照二进制加法运算规则, ​ 可以得到如下表4-1所示的半加器真值表。\\ ​ 加法器是逻辑运算电路中最基础的组成单元。将如果不考虑有来自低位的进位, ​ 将两个二进制数相加, ​ 称为半加, ​ 实现半加的电路叫做半加器。1位半加器每次对两个1位的二级制数进行相加。按照二进制加法运算规则, ​ 可以得到如下表4-1所示的半加器真值表。\\ ​
    
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  CO = AB   CO = AB 
  
-{{:​halfadder_truthtable.jpg?​300|}} +{{:​halfadder_truthtable.jpg?​480|}} 
-=====逻辑电路（使用与非门和异或门构成）===== + 
-{{::​逻辑电路.png?nolink&​400|}} +### 4. 逻辑电路（使用与非门和异或门构成） 
-=====Verilog HDL建模描述=====+{{:halfadder.png?480|}}\\ 
 + 
 +### 5. CircuitJS中验证 
 +{{:​halfadd.mp4|}} 
 + 
 +### 6. Verilog HDL建模描述
 程序清单halfadder.v\\ ​ 程序清单halfadder.v\\ ​
 <code verilog> <code verilog>
  
- +  ​module halfadder ​( 
-  ​module halfadder +    input A,                //​第一个加数a 
-    ​( +    input B,                //​第二个加数b 
-      ​input a,             ​//​第一个加数a +    output sum,             ​//a与b的加和 
-      input b,             ​//​第二个加数b +    output ​co               //a与b的进位 
-      output sum,          //显示和的led +  );  
-      output ​cout          ​//显示进位的led +  
-    ); +  xor (sum,   ​A, ​  ​B) ​;     //门电路XOR (输出, 输入1, 输入2) ​ 
-           +  and (co,   ​A,   B) ;      ​//门电路AND (输出, 输入1, 输入2) ​
-    ​assign ​sum=a ^ b;     //sum=a⊕b +
-    ​assign cout=a & b;   //cout=ab+
   endmodule   endmodule
 +
   ​   ​
   </​code>​   </​code>​
-  ​ + 
-=====实验流程=====+### 7. 实验流程
   - 打开Lattice Diamond，建立工程。   - 打开Lattice Diamond，建立工程。
   - 新建Verilog HDL设计文件，并键入设计代码。   - 新建Verilog HDL设计文件，并键入设计代码。