stepmxo2-lab1 [电子森林]

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--- stepmxo2-lab1 [2018/08/28 14:47]
group001 创建
+++ stepmxo2-lab1 [2021/09/09 17:21] (当前版本)
gongyusu
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-=====实验目的=====
+## 一位半加器
+### 1. 实验目的
   * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
   * （2）通过实验理解基本门电路；
   * （3）掌握用Verilog HDL数据流方式描述电路的方法。
-=====实验任务=====
+### 2. 实验任务
 设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。
-=====实验原理=====
-如果不考虑有来自低位的进位，将两个1位二进制数相加，称为半加。实现半加的电路叫做半加器。按照二进制加法运算规则，可以得到如下表所示的半加器真值表。其中，A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到：\\
+### 3. 实验原理
+加法器是逻辑运算电路中最基础的组成单元。将如果不考虑有来自低位的进位,  将两个二进制数相加,  称为半加,  实现半加的电路叫做半加器。1位半加器每次对两个1位的二级制数进行相加。按照二进制加法运算规则,  可以得到如下表4-1所示的半加器真值表。\\
- S=A’B+AB’=A⊕B \\
+ sum = A’B + AB’ = A⊕B \\
- CO=AB
+ CO = AB
-{{:1位半加器真值表.png?nolink&300|}} \\
+{{:halfadder_truthtable.jpg?480|}}
-=====逻辑电路（使用与非门和异或门构成）=====
-{{::逻辑电路.png?nolink&400|}}
+### 4. 逻辑电路（使用与非门和异或门构成）
-=====Verilog HDL建模描述=====
+{{:halfadder.png?480|}}\\
+### 5. CircuitJS中验证
+{{:halfadd.mp4|}}
+### 6. Verilog HDL建模描述
 程序清单halfadder.v\\
-  module halfadder
+<code verilog>
-    (
-      input a,             //第一个加数a
+  module halfadder (
-      input b,             //第二个加数b
+    input A,                //第一个加数a
-      output sum,          //显示和的led
+    input B,                //第二个加数b
-      output cout          //显示进位的led
+    output sum,             //a与b的加和
-    );
+    output co               //a与b的进位
+  );
-    assign sum=a ^ b;     //sum=a⊕b
-    assign cout=a & b;	  //cout=ab
+  xor (sum,   A,   B) ;     //门电路XOR (输出, 输入1, 输入2)
+  and (co,   A,   B) ;      //门电路AND (输出, 输入1, 输入2)
   endmodule
-=====实验流程=====
+  </code>
+### 7. 实验流程
   - 打开Lattice Diamond，建立工程。
   - 新建Verilog HDL设计文件，并键入设计代码。
   - 综合并分配管脚，将输入信号(a与b)分配至拨码开关，将输出信号sum,cout分配至板卡上的LED。分配管脚号：a/M7,b/M8,sum/N13,cout/M12
   - 构建并输出编程文件，烧写至FPGA的Flash之中。
-  - 5.拨动拨码开关，观察输出结果。
+  - 拨动拨码开关，观察输出结果。