差别
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| 两侧同时换到之前的修订记录 前一修订版 | |||
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stepmxo2-lab10 [2021/09/09 18:06] gongyusu [6. 实验步骤] |
stepmxo2-lab10 [2021/09/09 18:07] (当前版本) gongyusu |
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| 行 61: | 行 61: | ||
| 2 新建Verilog HDL设计文件，并键入设计代码 | 2 新建Verilog HDL设计文件，并键入设计代码 | ||
| - | {{ :webide_7seg_v.jpg?800 |}} | + | {{ :webide_7seg_v.jpg?1000 |}} |
| 3 设定该代码位顶层文件 | 3 设定该代码位顶层文件 | ||
| 行 68: | 行 68: | ||
| 5 点击管脚分配，根据代码中端口的定义绑定相应的管脚 | 5 点击管脚分配，根据代码中端口的定义绑定相应的管脚 | ||
| - | {{ :webide_7seg.jpg?800 |}} | + | {{ :webide_7seg.jpg?1000 |}} |
| 6 点击“FPGA映射”生成可以配置FPGA的JED代码 | 6 点击“FPGA映射”生成可以配置FPGA的JED代码 | ||