差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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stepfpga_digitallabs [2021/02/26 11:19] zhijun |
stepfpga_digitallabs [2021/02/26 11:35] (当前版本) zhijun |
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| 行 1: | 行 1: | ||
| - | =====Verilog HDL建模描述===== | + | ===== 对应实验教程中的代码 ===== |
| - | + | \\ | |
| - | 代码2-1: 门级描述法构建**与门** (AND) \\ | + | 代码2-1: 门级描述法构建与门 (AND) \\ |
| - | 代码2-2: 行为级描述法构建**与门** \\ | + | 代码2-2: 行为级描述法构建与门\\ |
| - | 代码2-3: 行为级描述法构建**或门** (OR) \\ | + | 代码2-3: 行为级描述法构建或门 (OR) \\ |
| - | 代码2-4: 行为级描述法构建**非门** (NOT) \\ | + | 代码2-4: 行为级描述法构建非门 (NOT) \\ |
| - | 代码2-5: 行为级描述法构建**与非门** (NAND) \\ | + | 代码2-5: 行为级描述法构建与非门 (NAND) \\ |
| - | 代码2-6: 行为级描述法构建**或非门** (NOR) \\ | + | 代码2-6: 行为级描述法构建或非门 (NOR) \\ |
| - | 代码2-7: 行为级描述法构建**异或门** (XOR) \\ | + | 代码2-7: 行为级描述法构建异或门 (XOR) \\ |
| \\ | \\ | ||
| 代码4-1: 门级描述法构建1位半加器 \\ | 代码4-1: 门级描述法构建1位半加器 \\ | ||
| 代码4-2: 数据流写法构建1位全加器 \\ | 代码4-2: 数据流写法构建1位全加器 \\ | ||
| 代码4-3: 数据流描述构建1位比较器 \\ | 代码4-3: 数据流描述构建1位比较器 \\ | ||
| - | 代码4-4: 行为级描述法构建2-4优先译码器 \\ | + | 代码4-4: 行为级描述法构建2-4优先编码器 \\ |
| 代码4-5: 优先8-3编码器代码 (需完成) \\ | 代码4-5: 优先8-3编码器代码 (需完成) \\ | ||
| 代码4-6: 2-4译码器 \\ | 代码4-6: 2-4译码器 \\ | ||