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reg [2019/05/06 17:07]
zhijun 		reg [2019/05/06 17:14] (当前版本)
zhijun
行 21: 行 21:
 如果不赋值，wire的默认状态是高阻态，即z。\\ 如果不赋值，wire的默认状态是高阻态，即z。\\
  
-对reg的使用通常需要有触发条件，在always的block下进行。触发条件可以是时钟信号上升沿。赋值语句可以是 = 或者 ​<​=。如果是从reg到reg，则形成组合逻辑，如果是从reg到reg，则构成一个寄存器，形成时序逻辑。\\+对reg的使用通常需要有触发条件，在always的block下进行。触发条件可以是时钟信号上升沿或者下降沿，则构成一个寄存器，形成时序逻辑；触发条件是电平信号的话。则形成组合逻辑\\
 <code verilog> <code verilog>
 Wire wire_a; Wire wire_a;