**这是本文档旧的修订版！**

Verilog HDL中的参数（parameter）既不属于变量类型也不属于网络类型范畴。参数不是变量，而是常量。用参数声明一个可变常量，常用于定义延时及宽度等参数。参数定义的格式：

parameter par_name1=expression1,…….,par_namen=expression;

其中：
parname1,….parnamen为参数的名字；expression1,….,expression为表达式。