差别
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page_xuhao [2019/08/09 11:38] xuhao |
page_xuhao [2019/08/17 18:53] (当前版本) xuhao |
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| - | # 粉红PYNQ一周吃饱 | ||
| - | * PYNQ使用准备 | ||
| - | * [[fpga-soc:zynq:pynq:item_list|物品清单]] | ||
| - | * [[fpga-soc:zynq:pynq:software_list|软件清单]] | ||
| - | * [[fpga-soc:zynq:pynq:z2_list|PYNQ-Z2资料清单]] | ||
| - | * [[fpga-soc:zynq:pynq:z2_start|启动PYNQ-Z2]] | ||
| - | * [[fpga-soc:zynq:pynq:z2_network|配置PYNQ-Z2网络]] | ||
| - | * [[fpga-soc:zynq:pynq:z2_access|远程登录和配置samba挂载目录]] | ||
| - | * [[fpga-soc:zynq:pynq:z2_jupyter|进入PYNQ的Jupyter环境和跑起简单应用]] | ||
| - | * Vivado下载及安装 | ||
| - | * [[https://www.xilinx.com/registration/create-account.html|Xilinx账号注册]] | ||
| - | * [[https://www.xilinx.com/member/forms/download/xef-vivado.html?filename=Xilinx_Vivado_SDK_Web_2019.1_0524_1430_Win64.exe|下载Vivado]] | ||
| - | * [[fpga:xilinx:vivado:install|安装Vivado]] | ||
| - | * Vivado的使用准备 | ||
| - | * [[fpga:xilinx:vivado:config:boards|配置Vivado的板级支持库]] | ||
| - | * 使用成熟verilog实现创建IP库 | ||
| - | * 配置Vivado的IP库 | ||
| - | * 创建GPIO实验工程并跑起 | ||
| - | * 创建Vivado项目并创建设计块 | ||
| - | * 在设计块内添加定制IP和系统IP并配置 | ||
| - | * 根据顶层wrapper中的GPIO管脚描述结合PYNQ管脚配置约束文件 | ||
| - | * 生成bit文件和等待 | ||
| - | * 找出工程中的hwh文件和bit文件并导入PYNQ | ||
| - | * 在PYNQ的Jupyter环境中烧录bit文件 | ||
| - | * 回到Vivado使用硬件管理器连接Z2的Jtag | ||
| - | * 设置触发条件 | ||
| - | * 进行小实验，查看小实验对应的波形 | ||
| - | * 配置仿真文件进行仿真 | ||
| - | * 根据实验结果巩固理解PYNQ的AXI Lite总线通信 | ||
| - | * UART小实验 | ||
| - | * 使用uart的verilog文件创建ip库 | ||
| - | * 创建新工程，添加uart ip | ||
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| + | [.](life:study:201907:ai) | ||
| + | [徐昊](students:xuhao) | ||