FPGA与人工智能
Kicad入门
小脚丫FPGA
Python数据分析
- Python3基本用法
- Conda与Pip
- Jupyter环境上手
- Numpy和Matplotlib
- 颤抖吧，爬虫
图像处理与AI
- OpenCV与Visual Studio
- OpenCV与Python
- CUDA与tensorflow
- OpenCV与计算机视觉
- 灰度与变换
- 直方图与均衡化
- 图像变换
- 图像锐化
- 特征提取
- Robert与Sobel运算
- 高斯拉普拉斯变换
- 人工神经网络
- 全连接
- 激活函数
- Softmax函数
- 卷积神经网络
- 降采样与池化
- Padding
- 与全连接互转
- 损失函数
- 数据集
- 训练集
- 验证机
- 测试集
- 反向传播
- 梯度下降
- 动量法
- dropout
- 权重衰减
- batch normalization
- MINST数据集
PYNQ-Z2与AI
- PYNQ使用准备
- Vivado下载及安装
- Vivado的使用准备
- 使用成熟verilog实现创建IP库
- 配置Vivado的IP库
- 创建GPIO实验工程并跑起
- 创建Vivado项目并创建设计块
- 在设计块内添加定制IP和系统IP并配置
- 根据顶层wrapper中的GPIO管脚描述结合PYNQ管脚配置约束文件
- 生成bit文件和等待
- 找出工程中的hwh文件和bit文件并导入PYNQ
- 在PYNQ的Jupyter环境中烧录bit文件
- 回到Vivado使用硬件管理器连接Z2的Jtag
- 设置触发条件
- 进行小实验，查看小实验对应的波形
- 配置仿真文件进行仿真
- 根据实验结果巩固理解PYNQ的AXI Lite总线通信
- UART小实验
- 使用uart的verilog文件创建ip库
- 创建新工程，添加uart ip和zynqip，
- 完善系统连接，并生成bit文件
- jupyter中烧入bit和hwh，跑测试程序
- DMA小实验
- 使用dma的verilog文件创建ip库
- 创建新工程，添加dma ip和zynqip，
- 完善系统连接，并生成bit文件
- jupyter中烧入bit和hwh，跑测试程序
- HLS小实验
- 矩阵乘法器
- HLS综合
- 行为仿真
- 波形仿真
- HLS与AXI
- AXI4Lite改造矩阵乘法器
- 导出IP
- 在Vivado工程中添加HLS导出IP
- 录入bit文件并Jupyter测试
- AXI4HP提升内存性能