差别
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| 两侧同时换到之前的修订记录 前一修订版 | |||
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dds_verilog [2022/06/23 21:42] gongyusu |
dds_verilog [2022/06/23 21:44] (当前版本) gongyusu [7. 系统构成示例] |
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| </code> | </code> | ||
| - | ### 7. 系统构成示例 | ||
| - | #### 全国大学生电子设计竞赛综合技能训练板 | ||
| - | {{drawio>contest_training_dds_block.png}} <WRAP centeralign> 功能框图 </WRAP> | ||
| - | {{drawio>contest_training_dds_logic.png}} <WRAP centeralign> FPGA内部逻辑 </WRAP> | ||
| - | {{drawio>contest_training_dds_modules.png}} <WRAP centeralign> 主要的Verilog模块 </WRAP> | ||
| - | #### “寒假在家一起练” FPGA16训练板 | ||
| - | {{drawio>fpga16_instru_dds_block.png}} <WRAP centeralign> 功能框图 </WRAP> | ||
| - | {{drawio>fpga16_instru_dds_logic.png}} <WRAP centeralign> FPGA内部逻辑 </WRAP> | ||
| - | {{drawio>fpga16_instru_dds_modules.png}} <WRAP centeralign> 主要的Verilog模块 </WRAP> | ||