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--- dds [2022/02/26 11:57]
gongyusu
+++ dds [2022/02/26 12:04] (当前版本)
gongyusu [5. DDS系统中的无杂散动态范围考虑]
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 ### 3. 用作ADC时钟驱动器的DDS系统
-DDS系统(如AD9850)可以提供产生ADC采样时钟的出色方法，尤其适合ADC采样频率必须受到软件控制，且锁定至系统时钟的情况(参见图6)。DAC输出电流IOUT驱动200Ω、42MHz的低通滤波器，源和负载阻抗端接，等效负载为100Ω。滤波器可以消除42MHz以上的杂散频率成分。经过滤波的输出可以驱动AD9850内部比较器的一个输入端。DAC补偿输出电流可以驱动100 Ω的负载。位于两个输出之间的100kΩ电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用。
+[[DDS]]系统(如AD9850)可以提供产生[[ADC]]采样时钟的出色方法，尤其适合ADC采样频率必须受到软件控制，且锁定至系统时钟的情况(参见图6)。[[DAC]]输出电流IOUT驱动200Ω、42MHz的低通滤波器，源和负载阻抗端接，等效负载为100Ω。滤波器可以消除42MHz以上的杂散频率成分。经过滤波的输出可以驱动AD9850内部比较器的一个输入端。DAC补偿输出电流可以驱动100Ω的负载。位于两个输出之间的100kΩ电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用。
-比较器输出有2ns的上升和下降时间，可以产生与TTL/CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20 ps rms。输出和补偿输出均可按要求提供。
+比较器输出有2ns的上升和下降时间，可以产生与TTL/CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20ps rms。输出和补偿输出均可按要求提供。
 {{ ::dds_adc_buffer.jpg |将DDS系统用作ADC时钟驱动器}}
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 ### 4. DDS系统中的幅度调制
-DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现，如图7所示。调制DAC输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1 MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1 V的规格即可。
+[[DDS]]系统中的[[am|幅度调制]]可以通过在查找表和[[DAC]]输入之间放置数字乘法器来实现，如图7所示。调制[[DAC]]输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1V的规格即可。
 {{ ::dds_am.jpg |DDS系统中的幅度调制}}
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 ## 5. DDS系统中的无杂散动态范围考虑
-在大多数DDS应用中，首要考虑因素是DAC输出的频谱纯度。遗憾的是，该性能的测量、预测和分析十分复杂，涉及大量相互作用的因素。
+在大多数[[DDS]]应用中，首要考虑因素是[[DAC]]输出的频谱纯度。遗憾的是，该性能的测量、预测和分析十分复杂，涉及大量相互作用的因素。
-即便是理想的N位DAC，也会在DDS系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于，DAC量化噪声的频谱成分会随着该比值的变化而变化，虽然其理论均方根值仍等于q/√12(其中q是LSB的权重)。“量化噪声表现为白噪声，在奈奎斯特带宽内均匀分布”这条假设在DDS系统中并不适用(这条假设在ADC系统中更为适用，因为ADC会给信号增加一定的噪声，从而“扰动”量化误差或使其随机化。但是，依然存在一定的相关性)。例如，如果DAC输出频率精确设置为时钟频率的约数，则量化噪声会集中在输出频率的倍数，也就是说，主要取决于信号。如果输出频率稍有失调，量化噪声会变得更加随机，从而改进有效SFDR。
+即便是理想的N位[[DAC]]，也会在[[DDS]]系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于，[[DAC]]量化噪声的频谱成分会随着该比值的变化而变化，虽然其理论均方根值仍等于q/√12(其中q是LSB的权重)。“量化噪声表现为白噪声，在奈奎斯特带宽内均匀分布”这条假设在[[DDS]]系统中并不适用(这条假设在[[ADC]]系统中更为适用，因为ADC会给信号增加一定的噪声，从而“扰动”量化误差或使其随机化。但是，依然存在一定的相关性)。例如，如果DAC输出频率精确设置为时钟频率的约数，则量化噪声会集中在输出频率的倍数，也就是说，主要取决于信号。如果输出频率稍有失调，量化噪声会变得更加随机，从而改进有效[[SFDR]]。
-图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77 dBc。右侧图表中，比例稍有失调，有效SFDR增至94 dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17 dB。
+图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77dBc。右侧图表中，比例稍有失调，有效SFDR增至94dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17dB。
 {{ ::fft_sfdr.jpg |采用4096点FFT时，时钟与输出频率比值对理论12位DAC SFDR的影响}}