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--- dds [2020/03/31 14:41]
gongyu
+++ dds [2022/02/26 12:04] (当前版本)
gongyusu [5. DDS系统中的无杂散动态范围考虑]
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-====概述====
+## DDS - 直接数字合成
+### 1. 概述
 随着数字技术在仪器仪表和通信系统中的广泛使用，可从参考频率源产生多个频率的数字控制方法诞生了，即直接数字频率合成(DDS)。其基本架构如图1所示。该简化模型采用一个稳定时钟来驱动存储正弦波(或其它任意波形)一个或多个整数周期的可编程只读存储器(PROM)。随着地址计数器逐步执行每个存储器位置，每个位置相应的信号数字幅度会驱动DAC，进而产生模拟输出信号。最终模拟输出信号的频谱纯度主要取决于DAC。相位噪声主要来自参考时钟。
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 上述基本DDS系统极为灵活，且具有高分辨率。只需改变M寄存器的内容，频率就可以立即改变，不会出现相位不连续。但是，实际DDS系统首先需要执行串行或字节加载序列，以将新的频率字载入内部缓冲寄存器，然后再载入M寄存器。这样就可以尽可能减少封装引脚数。新的频率字载入缓冲寄存器后，并行输出△相位寄存器就会同步操作，从而同时改变所有位。加载△相位缓冲寄存器所需的时钟周期数决定了输出频率的最大改变速率。
-====DDS系统中的混叠====
+### 2. DDS系统中的混叠
 简单DDS系统中可能会产生一种重要的输出频率范围限制。奈奎斯特准则表明，时钟频率(采样速率)必须至少为输出频率的两倍。实际最高输出频率限制在约1/3时钟频率范围内。图5所示为DDS系统中的DAC输出，其中输出频率为30MHz，时钟频率为100MHz。如图所示，重构DAC后必须跟随一个抗混叠滤波器，以消除较低的镜像频率(100MHz – 30MHz = 70MHz)。
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 注意，DAC输出(滤波前)的幅度响应跟随着一个sin(x)/x响应，在时钟频率及其整数倍时，该值为零。归一化输出幅度A(fO)的精确计算公式如下：
 {{ ::dds_fromula2.jpg |}}
-其中，fO为输出频率，fc为时钟频率。
+其中，fo为输出频率，fc为时钟频率。
-出现该滚降的原因是由于DAC输出并非一系列零宽脉冲(和最佳重新采样器中一样)，而是一系列矩形脉冲，宽度等于更新速率的倒数。sin(x)/x响应的幅度比奈奎斯特频率低3.92 dB(DAC更新速率的1/2)。实际上，抗混叠滤波器的传递函数可用来补偿sin(x)/x滚降，使整体频率响应相对平坦，达到最大输出DAC频率(一般为1/3更新速率)。
+出现该滚降的原因是由于DAC输出并非一系列零宽脉冲(和最佳重新采样器中一样)，而是一系列矩形脉冲，宽度等于更新速率的倒数。sin(x)/x响应的幅度比奈奎斯特频率低3.92dB(DAC更新速率的1/2)。实际上，抗混叠滤波器的传递函数可用来补偿sin(x)/x滚降，使整体频率响应相对平坦，达到最大输出DAC频率(一般为1/3更新速率)。
-另一个重要的考虑因素在于，和基于PLL的系统不同，DDS系统中的基本输出频率高阶谐波会因混叠而折回至基带。这些谐波无法通过抗混叠滤波器去除。例如，如果时钟频率为100 MHz，输出频率为30 MHz，则30 MHz的第二个谐波会出现在60 MHz(带外)，但也会出现在100 – 60 = 40 MHz(混叠成分)。同样，第三个谐波(90 MHz)会出现在带内，频率为100 – 90 = 10 MHz，第四个谐波出现在120 – 100 MHz = 20 MHz。高阶谐波也会落在奈奎斯特带宽内(直流至fc/2)。前4个谐波的位置如图所示。
+另一个重要的考虑因素在于，和基于PLL的系统不同，DDS系统中的基本输出频率高阶谐波会因混叠而折回至基带。这些谐波无法通过抗混叠滤波器去除。例如，如果时钟频率为100MHz，输出频率为30MHz，则30MHz的第二个谐波会出现在60MHz(带外)，但也会出现在100 – 60 = 40MHz(混叠成分)。同样，第三个谐波(90 MHz)会出现在带内，频率为100–90=10MHz，第四个谐波出现在120 – 100MHz = 20MHz。高阶谐波也会落在奈奎斯特带宽内(直流至fc/2)。前4个谐波的位置如图所示。
-====用作ADC时钟驱动器的DDS系统====
+### 3. 用作ADC时钟驱动器的DDS系统
+[[DDS]]系统(如AD9850)可以提供产生[[ADC]]采样时钟的出色方法，尤其适合ADC采样频率必须受到软件控制，且锁定至系统时钟的情况(参见图6)。[[DAC]]输出电流IOUT驱动200Ω、42MHz的低通滤波器，源和负载阻抗端接，等效负载为100Ω。滤波器可以消除42MHz以上的杂散频率成分。经过滤波的输出可以驱动AD9850内部比较器的一个输入端。DAC补偿输出电流可以驱动100Ω的负载。位于两个输出之间的100kΩ电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用。
-DDS系统(如AD9850)可以提供产生ADC采样时钟的出色方法，尤其适合ADC采样频率必须受到软件控制，且锁定至系统时钟的情况(参见图6)。DAC输出电流IOUT驱动200 Ω、42 MHz的低通滤波器，源和负载阻抗端接，等效负载为100 Ω。滤波器可以消除42 MHz以上的杂散频率成分。经过滤波的输出可以驱动AD9850内部比较器的一个输入端。DAC补偿输出电流可以驱动100 Ω的负载。位于两个输出之间的100 kΩ电阻分压器输出经过去耦，可以产生参考电压以供内部比较器使用。
+比较器输出有2ns的上升和下降时间，可以产生与TTL/CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20ps rms。输出和补偿输出均可按要求提供。
-比较器输出有2 ns的上升和下降时间，可以产生与TTL/CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20 ps rms。输出和补偿输出均可按要求提供。
 {{ ::dds_adc_buffer.jpg |将DDS系统用作ADC时钟驱动器}}
 <WRAP centeralign> 图6：将DDS系统用作ADC时钟驱动器 </WRAP>
-在图6所示的电路中，40 MSPS ADC时钟的总输出均方根抖动为50 ps rms，由此产生的信噪比下降在宽动态范围应用中必须加以考虑。
+在图6所示的电路中，40MSPS ADC时钟的总输出均方根抖动为50ps rms，由此产生的信噪比下降在宽动态范围应用中必须加以考虑。
-====DDS系统中的幅度调制====
+### 4. DDS系统中的幅度调制
+[[DDS]]系统中的[[am|幅度调制]]可以通过在查找表和[[DAC]]输入之间放置数字乘法器来实现，如图7所示。调制[[DAC]]输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1V的规格即可。
-DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现，如图7所示。调制DAC输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1 MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1 V的规格即可。
 {{ ::dds_am.jpg |DDS系统中的幅度调制}}
 <WRAP centeralign> 图7：DDS系统中的幅度调制 </WRAP>
-====DDS系统中的无杂散动态范围考虑====
+## 5. DDS系统中的无杂散动态范围考虑
+在大多数[[DDS]]应用中，首要考虑因素是[[DAC]]输出的频谱纯度。遗憾的是，该性能的测量、预测和分析十分复杂，涉及大量相互作用的因素。
-在大多数DDS应用中，首要考虑因素是DAC输出的频谱纯度。遗憾的是，该性能的测量、预测和分析十分复杂，涉及大量相互作用的因素。
-即便是理想的N位DAC，也会在DDS系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于，DAC量化噪声的频谱成分会随着该比值的变化而变化，虽然其理论均方根值仍等于q/√12(其中q是LSB的权重)。“量化噪声表现为白噪声，在奈奎斯特带宽内均匀分布”这条假设在DDS系统中并不适用(这条假设在ADC系统中更为适用，因为ADC会给信号增加一定的噪声，从而“扰动”量化误差或使其随机化。但是，依然存在一定的相关性)。例如，如果DAC输出频率精确设置为时钟频率的约数，则量化噪声会集中在输出频率的倍数，也就是说，主要取决于信号。如果输出频率稍有失调，量化噪声会变得更加随机，从而改进有效SFDR。
+即便是理想的N位[[DAC]]，也会在[[DDS]]系统中产生谐波。这些谐波的幅度主要取决于输出频率与时钟频率的比值。原因在于，[[DAC]]量化噪声的频谱成分会随着该比值的变化而变化，虽然其理论均方根值仍等于q/√12(其中q是LSB的权重)。“量化噪声表现为白噪声，在奈奎斯特带宽内均匀分布”这条假设在[[DDS]]系统中并不适用(这条假设在[[ADC]]系统中更为适用，因为ADC会给信号增加一定的噪声，从而“扰动”量化误差或使其随机化。但是，依然存在一定的相关性)。例如，如果DAC输出频率精确设置为时钟频率的约数，则量化噪声会集中在输出频率的倍数，也就是说，主要取决于信号。如果输出频率稍有失调，量化噪声会变得更加随机，从而改进有效[[SFDR]]。
-图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77 dBc。右侧图表中，比例稍有失调，有效SFDR增至94 dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17 dB。
+图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77dBc。右侧图表中，比例稍有失调，有效SFDR增至94dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17dB。
 {{ ::fft_sfdr.jpg |采用4096点FFT时，时钟与输出频率比值对理论12位DAC SFDR的影响}}
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-====主要芯片====
+### 6. 主要芯片
 专用DDS芯片：
   * [[http://www.analog.com|Analog Devices]]
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 ^AD9739A |2.5Gsps   |14bits   |1         |LVDS     |RF DAC   |$43.69(BC-160)  |
-====DDS IP内核====
-====相关文章====
+### 7. 相关文章:
   * {{:dds_apps.pdf|DDS在测试测量以及通信系统中控制波形的产生}}
   * {{:DDS_PLL.pdf |通过DDS做的PLL}}
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   * {{:dsp_dds1.pdf|DDS：产生周期性波形1}}
   * {{:dsp_dds2.pdf|DDS：产生周期性波形2}}
+  * [[https://www.analog.com/cn/analog-dialogue/articles/dds-generates-high-quality-waveforms-efficiently.html|DDS器件产生高质量波形：简单、高效而灵活]]