差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 | |||
|
altera_6led [2017/05/31 13:47] group002 |
altera_6led [2018/10/09 16:11] (当前版本) zhijun [Verilog代码] |
||
|---|---|---|---|
| 行 108: | 行 108: | ||
| //1Hz时钟上升沿触发循环赋值 | //1Hz时钟上升沿触发循环赋值 | ||
| + | reg [7:0] led; | ||
| always@(posedge clk1h or negedge rst) | always@(posedge clk1h or negedge rst) | ||
| begin | begin | ||