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altera_6led [2017/05/31 13:44]
group002 创建 		altera_6led [2018/10/09 16:11] (当前版本)
zhijun [Verilog代码]
行 108: 行 108:
   
         //​1Hz时钟上升沿触发循环赋值          //​1Hz时钟上升沿触发循环赋值
 +        reg [7:0] led;
         always@(posedge clk1h or negedge rst)         always@(posedge clk1h or negedge rst)
  begin  begin
行 123: 行 124:
 \\ \\
 ^信号 ​           ^引脚 ​           ^信号 ​             ^引脚 ​   ^    ^信号 ​           ^引脚 ​           ^信号 ​             ^引脚 ​   ^   
-|clk   ​|C1              ​|led[3] ​   |M11     ^ +|  **clk**      ​|  ​J5 ​           ​|  **led[3]**     |  ​M12 ​    ^ 
-|rst   ​|L14              ​|led[4] ​   |P11     ^ +|  **rst**      ​|  ​J9 ​           ​|  **led[4]**     |  ​L15 ​    ^ 
-|led[0] ​  |N13              ​|led[5] ​   |N10    ^ +|  **led[0]**   |  ​N15 ​          |  **led[5]**     |  ​K12 ​   ^ 
-|led[1] ​  |M12             |led[6] ​   |N9     ^ +|  **led[1]**   |  ​N14 ​          |  **led[6]**     |  ​L11 ​    ^ 
-|led[2] ​  |P12             |led[7] ​   |p9     ^ +|  **led[2]**   |  ​M14 ​          |  **led[7]**     |  ​K11 ​    ^ 
 \\ \\
 \\ \\
行 136: 行 137:
 ====小结==== ====小结====
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-掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[7. 按键消抖|按键消抖]]。+掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[altera_7deb|按键消抖]]。