差别
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| 两侧同时换到之前的修订记录 前一修订版 | |||
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altera_4seg [2017/05/31 13:39] group002 |
altera_4seg [2017/07/14 15:48] (当前版本) zhijun [Verilog代码] |
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| 行 44: | 行 44: | ||
| // Module Function:数码管的译码模块初始化 | // Module Function:数码管的译码模块初始化 | ||
| - | module LED (seg_data_1,seg_data_2,seg_led_1,seg_led_2); | + | module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2); |
| input [3:0] seg_data_1; //数码管需要显示0~9十个数字，所以最少需要4位输入做译码 | input [3:0] seg_data_1; //数码管需要显示0~9十个数字，所以最少需要4位输入做译码 | ||