差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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altera_4seg [2017/05/31 13:38] group002 |
altera_4seg [2017/07/14 15:48] (当前版本) zhijun [Verilog代码] |
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| 行 44: | 行 44: | ||
| // Module Function:数码管的译码模块初始化 | // Module Function:数码管的译码模块初始化 | ||
| - | module LED (seg_data_1,seg_data_2,seg_led_1,seg_led_2); | + | module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2); |
| input [3:0] seg_data_1; //数码管需要显示0~9十个数字，所以最少需要4位输入做译码 | input [3:0] seg_data_1; //数码管需要显示0~9十个数字，所以最少需要4位输入做译码 | ||
| 行 103: | 行 103: | ||
| ====小结==== | ====小结==== | ||
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| - | 了解了小脚丫数码管的工作原理，在下个实验我们将进行到有趣的时序逻辑。首先是如何控制[[5. 时钟分频|时钟分频]]。 | + | 了解了小脚丫数码管的工作原理，在下个实验我们将进行到有趣的时序逻辑。首先是如何控制[[Altera_5clk|时钟分频]]。 |