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adcsampling [2020/08/21 17:24]
gongyu 创建 		adcsampling [2022/11/03 01:15] (当前版本)
gongyu
行 1: 行 1:
-#### ADC采样的逻辑+### ADC采样的Verilog逻辑设计 
 +从8位并行ADC获取数据，并将数据存储在RAM中。
  
 <code verilog> <code verilog>
行 22: 行 23:
 module ADC_Sample module ADC_Sample
 ( (
- input clk_in, // system clock + input clk_in, // system clock 
- input rst_n_in, //system reset, active low+ input rst_n_in, //system reset, active low
   
 //​ input [3:​0] sample_jump,​ //​ input [3:​0] sample_jump,​
- input adc_done,+ input adc_done,
  input [7:​0] adc_data,​  input [7:​0] adc_data,​
   
  input [7:​0] trig_data,​  input [7:​0] trig_data,​
- input sample_en,​ + input sample_en,​ 
- output reg sample_done,​+ output reg sample_done,​
   
- output reg ram_adc_clk_en,​+ output reg ram_adc_clk_en,​
  output reg [7:​0] ram_adc_addr,​  output reg [7:​0] ram_adc_addr,​
  output reg [7:​0] ram_adc_data   output reg [7:​0] ram_adc_data
行 49: 行 50:
  end   end
   
- reg [15:​0] ​ cnt_trig; + reg[15:0] cnt_trig; 
- reg trig_en;+ reg       ​trig_en;
  always@(posedge clk_in or negedge rst_n_in) begin  always@(posedge clk_in or negedge rst_n_in) begin
  if(!rst_n_in) begin  if(!rst_n_in) begin
行 74: 行 75:
  end   end
   
- reg [7:0] cnt;+ reg [7:0] cnt;
  always@(negedge clk_in or negedge rst_n_in) begin  always@(negedge clk_in or negedge rst_n_in) begin
  if(!rst_n_in) begin  if(!rst_n_in) begin