Verilog用关键字wait 来表示等待电平敏感的条件为真：

如： always  
 
           wait  （count_enabal）  #20 count = count+1；

这个例子中，仿真器连续见识countenable的值，其值为0，则不执行后面语句。如果其值为1，则20个单位后执行这个语句，如果countenable始终为1，那么count每20个单位时间+1。