Crossing clock domains

FPGA设计可以使用多个时钟。每个时钟在FPGA内部形成一个“时钟域”，如果在另一个时钟域中需要在一个时钟域中生成的信号，则需要格外小心。

1. 信号穿越
2. 穿越标志
3. 任务穿越
4. 数据总线穿越

顺便说一句，要了解亚稳态（或为什么跨时钟域需要这么多的艰苦工作），请查看以下链接。

• 什么是亚稳态？与ASIC世界的两个时钟域接口。
• 维基百科中电子学中的亚稳态。
• Ryan Donohue的数字逻辑电路同步（PDF演示）。
• 来自Cadence的时钟域穿越（PDF）。
• 从EDA DesignLine 了解时钟域交叉问题。
• 使用 Sunburst Design，Inc.的SystemVerilog进行时钟域穿越（PDF）。