## 一位半加器

### 1. 实验目的
  * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
  * （2）通过实验理解基本门电路；
  * （3）掌握用Verilog HDL数据流方式描述电路的方法。

### 2. 实验任务
设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。

### 3. 实验原理
加法器是逻辑运算电路中最基础的组成单元。将如果不考虑有来自低位的进位,  将两个二进制数相加,  称为半加,  实现半加的电路叫做半加器。1位半加器每次对两个1位的二级制数进行相加。按照二进制加法运算规则,  可以得到如下表4-1所示的半加器真值表。\\ 
 
 sum = A’B + AB’ = A⊕B \\ 
 CO = AB 

{{:halfadder_truthtable.jpg?480|}}

### 4. 逻辑电路（使用与非门和异或门构成）
{{:halfadder.png?480|}}\\

### 5. CircuitJS中验证
{{:halfadd.mp4|}}

### 6. Verilog HDL建模描述
程序清单halfadder.v\\ 
<code verilog>

  module halfadder (
    input A,                //第一个加数a
    input B,                //第二个加数b
    output sum,             //a与b的加和
    output co               //a与b的进位
  ); 
 
  xor (sum,   A,   B) ;     //门电路XOR (输出, 输入1, 输入2) 
  and (co,   A,   B) ;      //门电路AND (输出, 输入1, 输入2) 
  endmodule

  
  </code>

### 7. 实验流程
  - 打开Lattice Diamond，建立工程。
  - 新建Verilog HDL设计文件，并键入设计代码。
  - 综合并分配管脚，将输入信号(a与b)分配至拨码开关，将输出信号sum,cout分配至板卡上的LED。分配管脚号：a/M7,b/M8,sum/N13,cout/M12
  - 构建并输出编程文件，烧写至FPGA的Flash之中。
  - 拨动拨码开关，观察输出结果。