###跨越时钟域
[[https://www.fpga4fun.com/CrossClockDomain.html|Crossing clock domains]]\\
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FPGA设计可以使用多个时钟。每个时钟在FPGA内部形成一个“时钟域”，如果在另一个时钟域中需要在一个时钟域中生成的信号，则需要格外小心。\\
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####分为四个部分
  - [[https://www.fpga4fun.com/CrossClockDomain1.html|信号穿越]]
  - [[https://www.fpga4fun.com/CrossClockDomain2.html|穿越标志]]
  - [[https://www.fpga4fun.com/CrossClockDomain3.html|任务穿越]]
  - [[https://www.fpga4fun.com/CrossClockDomain4.html|数据总线穿越]]
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顺便说一句，要了解亚稳态（或为什么跨时钟域需要这么多的艰苦工作），请查看以下链接。\\
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####链接
  * [[http://www.asic-world.com/tidbits/metastablity.html|什么是亚稳态？]]与ASIC世界的[[http://www.asic-world.com/tidbits/clock_domain.html|两个时钟域接口]]。
  * 维基百科中[[http://en.wikipedia.org/wiki/Metastability_in_electronics|电子学中的亚稳态]]。
  * Ryan Donohue的[[http://www.stanford.edu/class/ee183/handouts_spr2003/synchronization_pres.pdf|数字逻辑电路同步]]（PDF演示）。
  * 来自Cadence的[[http://www.fpga-faq.com/FAQ_Pages/cdc_wp.pdf|时钟域穿越]]（PDF）。
  * 从EDA DesignLine [[http://www.edadesignline.com/howto/205201913|了解时钟域交叉问题]]。
  * 使用 Sunburst Design，Inc.的[[http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf|SystemVerilog进行时钟域穿越（PDF）]]。