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--- 译码器 [2016/06/06 09:56]
anran [代码设计]
+++ 译码器 [2016/06/06 11:07] (当前版本)
anran [相关文档]
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 ====代码设计====
 ----
+===设计文件===
 {{ :38译码器程序设计框图.jpg |38译码器程序设计框图}}
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 正如我们在原理及硬件连接中描述的，我们需要一路芯片使能端口、三路信号输入端口和八路信号输出端口。模块端口设计如下：
 <code verilog>
 module Decode38
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 </code>
+逻辑部分，当芯片使能信号无效时，输出全部置高，当芯片使能信号有效时，根据三路信号的输入状态译码控制八路信号输出。
-{{ :数码管显示程序设计.jpg |数码管显示程序设计}}
+<code verilog>
+always@(A_in or Enable) begin
+    if (Enable)
+		case (A_in)
+'b000: Y_out = 8'b11111110;
+'b001: Y_out = 8'b11111101;
+'b010: Y_out = 8'b11111011;
+'b011: Y_out = 8'b11110111;
+'b100: Y_out = 8'b11101111;
+'b101: Y_out = 8'b11011111;
+'b110: Y_out = 8'b10111111;
+'b111: Y_out = 8'b01111111;
+			default:Y_out = 8'b11111111;
+		endcase
+    else Y_out = 8'b11111111;
+end
+</code>
-数码管是针对数字的显示器件，显示内容相对固定，我们首先把需要显示的内容定义为存储器，这样当我们需要显示时，只需要有存储器的地址就可以调用数据。
+===测试文件===
-{{:111.png|数码管字库}}
+测试文件中，我们要生成被测文件输入信号需要的激励，我们设计Enable信号每隔200ns（200个时间单位）进行翻转，三路信号输入为每20ns取随机值（$random）。
-我们的数码管是由芯片74HC595驱动的，根据上面计算，SH_CP的频率为6.4KHz，所以我们首先分频产生一个6.4KHz左右的信号clk_div，然后再基于这个信号产生74HC595的控制时序。
+<code verilog>
+reg Enable;
-小脚丫开发板晶振为25MHz，我们需要对时钟分频得到6.4KHz左右的信号，这样分频系数为25MHz/6.4KHz ≈ 3900。
+reg [2:0] A_in;
+initial
-parameter CLK_DIV_PERIOD=3900;
+	begin
+		Enable = 1'b0;
-{{:222.png|产生clk_div=6.4KHz}}
+		A_in = 3'b000;
+	end
-然后我们使用状态机将clk_div的高电平、低电平、上升沿和下降沿产生脉冲，方便我们后面结合上升沿和下降沿的状态完成74HC595的控制时序。
+always Enable = #200 ~Enable;
-{{:333.png|}}
+always A_in = #20 $random;
+</code>
-使用状态机我们将赋值和并行转串行分别完成,分为两个状态：
-  - IDLE状态：分时控制四位数码管各位需要显示的内容
-  - WRITE状态：实现74HC595的控制时序，将数码管需要显示的内容发送出去
-{{ :数码管显示程序框图.jpg |数码管显示程序框图}}
-  * IDLE状态：分时显示的程序设计如下：
-{{:444.jpg|IDLE状态}}
-  * WRITE状态：实现74HC595的控制时序，串行输出的程序设计如下：
-{{:555.png|WRITE状态}}
-如上所述就实现了数码管的分时显示，四位数码管可以同时显示不同的数字。
-设计要求还需要按秒实现0到9循环左移显示，所以我们需要生成一个1Hz的信号clk_div_1Hz，然后由clk_div_1Hz触发完成显示内容的切换。
-分频产生1Hz的时钟与上面产生6.4KHz信号的程序原理相同，这里不做赘述，然后基于1Hz时钟循环产生1~9的数据并使用寄存器逐级赋值锁存，方法如下：
-{{:666.png|显示内容生成}}
 引脚分配如下：
-^ 管脚名称 | clk_in | rst_n_in  | rclk_out  | sclk_out  | sdio_out  |
+^ 管脚名称 | Enable| A_in[0]| A_in[1]  | A_in[2]  | Y_out[0]  |Y_out[1]  |Y_out[2]  |Y_out[3]  |Y_out[4]  |Y_out[5]  |Y_out[6]  |Y_out[7]  |
-^ FPGA管脚 | C1     | B1        | M1        | N2        | K1        |
+^ FPGA管脚 | P12| M13| M14  | N13  |B14  |C14  |E14  |F14  |G14  |J14  |K14  |L14  |
-====系统运行====
+====仿真结果====
-{{:系统运行1.jpg?300 |系统运行1}}
-{{:系统运行2.jpg?300 |系统运行2}}
-{{:系统运行3.jpg?300|系统运行3}}
+{{:38译码器仿真.jpg|38译码器仿真}}
 ====资源报告====
 ^ 资源 | 数量  | 比例  | 说明  |
-^ LUTs | 134   | 10%   |   |
+^ LUTs | 8   | 1%   |   |
-^ 寄存器 | 88    | 6% |   |
+^ 寄存器 | 0    | 0% |   |
 ^ 存储器 | 0  | 0%   |    |
-^ IO管脚   | 5 |   |    |
+^ IO管脚   | 12 |   |    |
 ^ 时钟频率 | 25MHz |   |    |
 ====知识点====
-  * 时钟分频
+  * 组合逻辑
-  * 串行/并行转换
-  * 数码管动态显示
 ====参考文档====
   * {{:machxo2familydatasheet.pdf|Lattice MachXO2数据手册}}
-  * {{:sn74hc595.pdf|74HC595数据手册}}
 ====相关文档====
 ^ **文件名称**  | **功能** |
-^ **[[DLED_DISP]]** | **数码管显示** |
+^ **[[Decode38.v]]** | **38译码器** |
+^ **[[Decode38_test.v]]** | **测试文件** |