项目/活动
电赛
课堂
文档笔记
仿真/工具
参考设计
AI助手
发布项目
登录
/
注册
首页
>
文档笔记
>
工具
>
测试测量
第3节 - DDS构成初体验
收藏
分享
脑图
第3节 - DDS构成初体验
课程地址
课程时间:2020年3月26日16:00 - 17:30
基于小脚丫FPGA的综合技能训练板
功能框图
原理图
红色曲线圈定的部分为DAC
FPGA管脚分配
Lattice XO2-4000HC版本
Altera Max10版本
测试方式
使用口袋仪器M2K
演示
Verilog生成模拟直流
D9-D0设定为固定值:1023对应于3.3V
Verilog生成模拟方波
D9-D0设定为计数器的某一bit
Verilog生成模拟锯齿波
累加器生成三角波
Verilog生成模拟三角波
锯齿波折叠
Verilog生成数字方波
取计数器/相位累加器中的一位
生成正弦波
利用FPGA内的逻辑资源做波表合成
生成正弦波波表的机制
时间分辨率 - 多少个点?- 512个点
幅度分辨率 - 每个点需要多少位?- 10位
生成波表的方式举例 - xls
1/4周期波形的使用
利用FPGA内的Block RAM
FPGA内部的块RAM的使用 - IP核的例化及使用
例化ROM
正弦波表的填写和调用
任意频率 - 相位累加器/可调频率的精度
相位截断
任意频率
实时改变频率
输出波形验证
生成任意波形
调制波形
FSK、BPSK
手绘波形
各种噪声
Matlab产生并传输系统演示
关于DAC
R-2R的局限性
输出幅度固定
如何调整幅度?
5V供电带来的电压范围限制
模拟带宽导致的模拟信号上线频率受限
通过PWM实现DDS的功能
代码案例
一步步实现DDS
用于小脚丫FPGA综合技能训练板的DDS培训演示代码汇总
用于产生PWM的几种形式及代码
10位地址、12位分辨率的正弦波表Verilog代码
10位地址、12位分辨率/10位地址、10位分辨率/8位地址、10位分辨率的正弦波表xls格式的文件
FPGA管脚分配
Lattice XO2-4000HC系列小脚丫
Intel MAX10M02/08系列小脚丫
评论
0 / 100
发表评论
查看更多
硬禾发布
2020-03-26
2608
硬禾服务号
关注最新动态
0512-67862536
info@eetree.cn
江苏省苏州市苏州工业园区新平街388号腾飞创新园A2幢815室
苏州硬禾信息科技有限公司
友情链接
STEP小脚丫
纳芯微电子
Copyright © 2024 苏州硬禾信息科技有限公司 All Rights Reserved 苏ICP备19040198号